Como prueba de interconexión de múltiples bloques Wishbone desarrollados por diferentes personas, se realizó un reproductor de archivos de audio.
El proceso consta de dos etapas:
- Carga del archivo de audio a reproducir a la memoria RAM de la placa, utilizando el bus PCI como transporte.
- Reproducción del archivo de audio, enviando las muestras de audio desde la memoria RAM al decodificador ubicado en una placa de expansión externa.
Módulos configurados en el FPGA:
- core PCITWBM
- controlador SDRAM (WB_SDRAM)
- interfaz wishbone para un DAC (WB_DAC)
- lógica de interconexión WISHBONE.
Ocupación del FPGA: 35% celdas lógicas. 2% memoria.
